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TA的源代码 (2)
网络结构图模拟实现
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先对LSW7、SWL8对总务部,人事部,生产部,财务部分别设置VLAN10-40。然后在LSW6对总务部,人事部,生产部,财务部的PC端设置端口地址以及设置由内网访问外网的静态路由,和设置内网到服务器的静态路由,并且在LSW6设置中继1。然后在AR3设置各个端口地址、静态路由、缺省路由。在AR7设置为服务器,并且设置IP池,静态路由,端口地址。对外网AR2设置端口地址。最后在LSW6设置acl实现控制总务与人事、生产、财务互通,人事、生产、财务不能互通,在AR3设置acl和nat实现总务、人事、生产可以上公网。
1122qq
2020-03-31
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基于FPGA数字钟
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硬件描述语言HDL(HardwareDes—criptionLan—guage)是一种用形式化方法来描述数字电路和系统的语言。目前,电子系统向集成化、大规模和高速度等方向发展。以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展。HDL在这种形势下显示出了巨大的优势。展望将来HDL在硬件设计领域的地位将与c和C++在软件设计领域的地位一样,在大规模数字系统的设计中,它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法,而成为主要的硬件描述工具。  VerilogHDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一。另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点,但VerilogHDL拥有更悠久的历史、更广泛的设计群体。资源也远比VHDL丰富,且非常容易学习掌握。 本文是以VerilogHDL语言为手段。设计了多功能数字钟。其代码具有良好的可读性和易理解性,源程序经ModelSimSE10.1a软件仿真。
1122qq
2020-03-30
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没有更多了~