源代码
开发者
积分
标签
发布
登录/注册
加载中
个人主页
TA还没有准备介绍自己
关注
TA的源代码 (1)
Verilog code gen
暂无评分
根据配置生成verilogmodule 可用于生成模块顶层接口，寄存器接口； 集成若干个模块； 生成模块简单testbench；
xiaogl
2020-04-01
0
0
1
没有更多了~
xiaogl